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Last Updated :2024/11/24

佐藤　寿倫

工学部
教授

研究者情報

■ 学位
  • 博士（工学）, 京都大学
■ 研究キーワード
  • マイクロプロセッサ
  • VLSI設計手法
  • ディペンダブルコンピューティング
  • 低消費電力アーキテクチャ
  • 計算機アーキテクチャ
■ 研究分野
  • 情報通信, 計算機システム, 計算機システム
  • 情報通信, 計算機システム, 計算機システム・ネットワーク

経歴

■ 経歴
  • 2006年01月01日 - 2008年03月31日
    九州大学・システムLSI研究センター・教授
  • 1999年10月01日 - 2005年12月31日
    九州工業大学・情報工学部・助教授
  • 1991年04月01日 - 1999年09月30日
    株式会社東芝
■ 学歴
  • 1989年04月 - 1991年03月
    京都大学, 工学研究科, 電子工学専攻
  • 1985年04月 - 1989年03月
    京都大学, 工学部, 電気系学科

研究活動情報

■ 受賞
  • 2020年05月18日
    ICCCS 2020, Best Presentation Award
    国際学会・会議・シンポジウム等の賞
    Toshinori Sato
  • 2008年04月24日
    LSI IPデザイン・アワード運営委員会, 第10回LSI IPデザイン・アワード・MeP賞
    計算負荷の変動に瞬時適応可能なマルチパフォーマンスプロセッサ, 出版社・新聞社・財団等の賞
    山口誠一朗;大山裕一郎;国武勇次;松村忠幸;石飛百合子;山口聖貴;李東勲;舟木敏正;金田裕介;室山真徳;石原亨;佐藤寿倫
  • 2007年10月17日
    7th International Conferenceon Computer and Information Technology, Excellent Paper Awards
    国際学会・会議・シンポジウム等の賞
    Shingo Watanabe;Akihiro Chiyonobu;Toshinori Sato
  • 2007年05月23日
    先進的計算基盤システムシンポジウム, 最優秀論文賞
    カナリア・フリップフロップを利用する省電力マイクロプロセッサの評価, 国内学会・会議・シンポジウム等の賞
    佐藤寿倫
    カナリア・フリップフロップを利用する省電力マイクロプロセッサの評価
  • 2003年07月25日
    情報処理学会, 平成15年度山下記念研究賞
    0/1の局所性を利用したデータ値予測機構のハードウエア量削減, 国内学会・会議・シンポジウム等の賞
    佐藤寿倫
    0/1の局所性を利用したデータ値予測機構のハードウエア量削減
  • 2000年05月19日
    情報処理学会, 平成11年度論文賞
    2ホップアドレス名前替えを用いたロード命令の投機的実行, 学会誌・学術雑誌による顕彰
    佐藤寿倫
    2ホップアドレス名前替えを用いたロード命令の投機的実行
  • 2000年05月
    日経ＢＰ社, 第2回IPアワード・開発奨励賞
    計算機クラスタによるメモリ共有型計算機のためのメモリ/ネットワークインター フェース・ライブラリ
    久家裕司;立川純;大濱智弘;田中康一郎;佐藤寿倫;有田五次郎
  • 1999年05月27日
    International Symposium on High Performance Computing, Distinguished Paper Award
    国際学会・会議・シンポジウム等の賞
    Toshinori Sato
    Profile-based Selection of Load Value and Address Predictors
■ 論文
  • Cost-effective Alternatives for Squarer in Pan-Tompkins Algorithm
    Taiki Nagatomo; Toshinori Sato
    Proceedings of the 2024 6th International Electronics Communication Conference, 2024年07月19日, :31 - 36, 査読有り
    ラスト(シニア)オーサー
  • Unveiling the Significance of Sign Calculation Impact on JPEG Applications
    Hiroyuki Hama; Toshinori Sato; Tomoaki Ukezono
    2024 International Technical Conference on Circuits/Systems, Computers, and Communications (ITC-CSCC), 2024年07月02日, :1 - 6, 査読有り
    責任著者
  • A Light-weight and Tamper-resistant AES Implementation by FPGAs
    Yui Koyanagi; Tomoaki Ukezono; Toshinori Sato
    2024 IEEE International Symposium on Circuits and Systems (ISCAS), 2024年05月19日, 2003:1 - 5, 査読有り
    ラスト(シニア)オーサー
  • Improving Energy Efficiency in Medical Edge Devices for ECG Feature Detection via Approximate Computing
    Taiki Nagatomo; Toshinori Sato
    2023 IEEE 5th Eurasia Conference on IOT, Communication and Engineering (ECICE), 2023年10月27日, 査読有り
    責任著者
  • Comparative Evaluation between Carry Prediction and Sign Error Correction in Approximate Addition
    Toshinori Sato; Hiroyuki Hama; Tomoaki Ukezono
    2023 20th International SoC Design Conference (ISOCC), 2023年10月25日, 査読有り
    筆頭著者
  • Leveraging Approximate Computing for IoT Image Transmission
    Hiroyuki Hama; Tomoaki Ukezono; Toshinori Sato
    2023 20th International SoC Design Conference (ISOCC), 2023年10月25日, 査読有り
    責任著者
  • Towards At-the-Edge ECG Signal Processing with Accuracy-tunable Approximate Adders
    Hiroyuki Hama; Toshinori Sato
    2023 IEEE 12th Global Conference on Consumer Electronics (GCCE), 2023年10月10日, 査読有り
    責任著者
  • Evaluating Sign Error Correction for Approximate Adders Employing ECG Signal Processing
    Hiroyuki Hama; Toshinori Sato
    2023 10th International Conference on Electrical Engineering, Computer Science and Informatics (EECSI), 2023年09月20日, 査読有り
    責任著者
  • Negative Impact of Approximated Signed Addition on Power Reduction
    Hiroyuki Hama; Tomoaki Ukezono; Toshinori Sato
    2023 International Symposium on Devices, Circuits and Systems, 2023年05月, :1 - 6, 査読有り
    責任著者
  • An Accuracy-Controllable Approximate Adder for FPGAs
    Masaki Sano; Hiroki Nishikawa; Xiangbo Kong; Hiroyuki Tomiyama; Tongxin Yang; Tomoaki Ukezono; Toshinori Sato
    4th International Symposium on Advanced Technologies and Applications in the Internet of Things, 2022年08月, :60 - 66, 査読有り
  • Reducing Power Consumption Using Approximate Encoding for CNN Accelerators at the Edge
    Tongxin Yang; Tomoaki Ukezono; Toshinori Sato
    32nd ACM Great Lakes Symposium on VLSI, 2022年06月07日, 査読有り
    ラスト(シニア)オーサー
  • Exploiting Configurable Approximations for Tolerating Aging-induced Timing Violations
    Sato Toshinori; Tomoaki UKEZONO
    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2020年09月, E103-A(9):1028 - 1036, 査読有り
    筆頭著者
  • A Dynamically Configurable Approximate Array Multiplier with Exact Mode
    Sato Toshinori; Tomoaki UKEZONO
    5th International Conference on Computer and Communication Systems, 2020年05月18日, 査読有り
    筆頭著者
  • An Accuracy-Configurable Adder for Low-Power Applications
    Yang Tongxin; Sato Toshinori; Tomoaki UKEZONO
    IEICE Transactions on Electronics, 2020年03月, E103-C(3):68 - 76, 査読有り
  • Evaluation on Configurable Approximate Circuit for Aging-Induced Timing Violation Tolerance
    Sato Toshinori; Tomoaki Ukezono
    24th IEEE Pacific Rim International Symposium on Dependable Computing, 2019年12月, 査読有り
    筆頭著者
  • Correcting Sign Calculation Errors in Configurable Approximations
    Sato Toshinori; Tomoaki Ukezono
    15th IEEE Asia Pacific Conference on Circuits and Systems, 2019年11月, 査読有り
    筆頭著者
  • Tolerating Aging-Induced Timing Violations via Configurable Approximations
    Sato Toshinori; Tomoaki Ukezono
    8th IEEE Global Conference on Consumer Electronics, 2019年10月18日, 査読有り
    筆頭著者
  • On Applications of Configurable Approximation to Irregular Voltage
    Sato Toshinori; Tomoaki Ukezono
    5th IEEE Nordic Circuits and Systems Conference, 2019年10月, 査読有り
    筆頭著者
  • An Approximate Multiply-Accumulate Unit with Low Power and Reduced Area
    Tongxin Yang; Toshinori Sato; Tomoaki Ukezono
    IEEE Computer Society Annual Symposium on VLSI, 2019年07月, 査読有り
    責任著者
  • Design of a Low-Power and Small-Area Approximate Multiplier Using First the Approximate and Then the Accurate Compression Method
    Tongxin Yang; Tomoaki Ukezono; Toshinori Sato
    29th ACM Great Lakes Symposium on VLSI, 2019年05月, 査読有り
    ラスト(シニア)オーサー
  • Trading Accuracy for Power with a Configurable Approximate Adder
    Toshinori Sato; Tongxin Yang; Tomoaki Ukezono
    IEICE Transactions on Electronics, 2019年04月, E102-C(4):260 - 268, 査読有り
    筆頭著者
  • A Low-Power Approximate Multiply-Add Unit
    Tongxin Yang; Toshinori Sato; Tomoaki Ukezono
    2nd International Symposium on Devices, Circuits and Systems, 2019年03月, 査読有り
    責任著者
  • Design and Analysis of Approximate Multipliers with a Tree Compressor
    Tongxin Yang; Tomoaki Ukezono; Toshinori Sato
    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2019年03月, E102-A(3):532 - 543, 査読有り
    ラスト(シニア)オーサー
  • Design and Analysis of A Low-Power High-Speed Accuracy-Controllable Approximate Multiplier
    Tongxin Yang; Tomoaki Ukezono; Toshinori Sato
    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2018年12月, E101-A(12), 査読有り
    ラスト(シニア)オーサー
  • Approximate Adder Genaration for Image Processing Using Convolutional Neural Network
    Ryuta Ishida; Toshinori Sato; Tomoaki Ukezono
    15th International SoC Design Conference, 2018年11月, 査読有り
    責任著者
  • Exploiting Configurability for Correct Sign Calculation in an Approximate Adder
    Sato Toshinori; Tomoaki Ukezono
    15th International SoC Design Conference, 2018年11月, 査読有り
    筆頭著者
  • A Low-Power and Small-Area Multiplier for Accuracy-Scalable Approximate Computing
    Hiroyuki Baba; Tongxin Yang; Masahiro Inoue; Kaori Tajima; Tomoaki Ukezono; Toshinori Sato
    IEEE Computer Society Annual Symposium on VLSI, 2018年07月, 査読有り
    責任著者
  • A low-power configurable adder for approximate applications
    Tongxin Yang; Tomoaki Ukezono; Toshinori Sato
    Proceedings - International Symposium on Quality Electronic Design, ISQED, 2018年05月09日, 2018-:347 - 352, 査読有り
    ラスト(シニア)オーサー
  • A Low-Power Yet High-Speed Configurable Adder for Approximate Computing
    Tongxin Yang; Tomoaki Ukezono; Toshinori Sato
    51st International Symposium on Circuits and Systems, 2018年05月, 査読有り
    ラスト(シニア)オーサー
  • A low-power high-speed accuracy-controllable approximate multiplier design
    Tongxin Yang; Tomoaki Ukezono; Toshinori Sato
    Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, 2018年02月20日, 2018-:605 - 610, 査読有り
  • Low-power and high-speed approximate multiplier design with a tree compressor
    Tongxin Yang; Tomoaki Ukezono; Toshinori Sato
    Proceedings - 35th IEEE International Conference on Computer Design, ICCD 2017, 2017年11月22日, :89 - 96, 査読有り
  • Optimizing power heterogeneous functional units for dynamic and static power reduction
    Toshinori Sato; Yoshimi Shibata
    Electronics, 2014年12月10日, 3(4):661 - 674, 査読有り
    筆頭著者
  • カナリアFF
    佐藤寿倫; 矢野憲; 安浦寛人
    日本信頼性学会誌「信頼性」, 2013年12月, 35(8):452
    筆頭著者
  • 画像認識型ライントレーサのHW/SW同時開発を題材とするPBLの実践・評価
    橋本, 浩二; 馬場, 明也; モシニャガ, ワシリー; 森元, 逞; 佐藤, 寿倫
    組込みシステムシンポジウム2013論文集, 2013年10月09日, 2013:173 - 174, 査読有り
  • Improving Timing Error Tolerance without Impact on Chip Area and Power Consumption
    Ken Yano; Takanori Hayashida; Toshinori Sato
    15th International Symposium on Quality Electronic Design, 2013年03月, 査読有り
  • Analysis of SER Improvement by Radiation Hardened Latches
    Sato Toshinori; HAYASHIDA Takanori; YANO Ken
    18th IEEE Pacific Rim International Symposium on Dependable Computing, 2012年11月18日, 査読有り
    筆頭著者
  • Guidelines for Mitigating NBTI Degradation in On-chip Memories
    Yuji Kunitake; Toshinori Sato; Hiroto Yasuura; Takanori Hayashida
    12th International Symposium on Communications and Information Technologies, 2012年10月02日, 査読有り
    責任著者
  • Simultaneous Dynamic and Static Power Reduction Utilizing Power Heterogeneous Functional Units
    Yoshimi Shibata; Takanori Hayashida; Toshinori Sato; Shinya Takahashi
    27th International Technical Conference on Circuits/Systems, Computers and Communications, 2012年07月17日, 査読有り
    責任著者
  • Dynamically Reducing Overestimated Design Margin of MultiCores
    Toshinori Sato; Takanori Hayashida; Ken Yano
    10th International Conference on High Performance Computing & Simulation, 2012年07月04日, 査読有り
    筆頭著者
  • Importance of Single-Core Performance in the Multicore Era
    Toshinori Sato; Hideki Mori; Rikiya Yano; Takanori Hayashida
    35th Australasian Computer Science Conference, 2012年01月, 査読有り
    筆頭著者
  • Possibilities to Miss Predicting Timing Errors in Canary Flip-flops
    Yuji Kunitake; Toshinori Sato; Hiroto Yasuura; Takanori Hayashida
    54th IEEE International Midwest Symposium on Circuits and Systems, 2011年08月, 査読有り
    責任著者
  • Multicore Power Management Utilizing Error-Predicting Flip-flop
    Toshinori Sato; Takahito Yoshiki; Takanori Hayashida
    4th International Workshop on Multi-Core Computing Systems, 2011年07月01日, 査読有り
    筆頭著者
  • Short Term Cell-Flipping Technique for Mitigating SNM Degradation Due to NBTI
    Yuji Kunitake; Toshinori Sato; Hiroto Yasuura
    IEICE TRANSACTIONS ON ELECTRONICS, 2011年04月, E94C(4):520 - 529, 査読有り
  • A Selective Replacement Method for Timing-Error-Predicting Flip-Flops
    Yuji Kunitake; Toshinori Sato; Hiroto Yasuura; Takanori Hayashida
    2011 IEEE 54TH INTERNATIONAL MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS (MWSCAS), 2011年, 21(6), 査読有り
    責任著者
  • A Replacement Strategy for Canary Flip-Flops
    Yuji Kunitake; Toshinori Sato; Hiroto Yasuura
    16th IEEE Pacific Rim International Symposium on Dependable Computing, 2010年12月15日, :227 - 228, 査読有り
    責任著者
  • MultiCore Energy Reduction Utilizing Canary FF
    Yoshimi Otsuka; Toshinori Sato; Takahito Yoshiki; Takanori Hayashida
    10th International Symposium on Communications and Information Technologies, 2010年10月29日, 査読有り
    責任著者
  • A Case Study of Short Term Cell-Flipping Technique for Mitigating NBTI Degradation on Cache
    Yuji Kunitake; Toshinori Sato; Hiroto Yasuura
    2nd Asia Symposium on Quality Electronic Design, 2010年08月04日, 査読有り
  • Signal Probability Control for Relieving NBTI in SRAM Cells
    Yuji Kunitake; Toshinori Sato; Hiroto Yasuura
    11th International Symposium on Quality Electronic Design, 2010年03月24日, :198 - 205, 査読有り
  • Enhancements of a Circuit-Level Timing Speculation Technique and Their Evaluations Using a Co-simulation Environment
    Yuji Kunitake; Kazuhiro Mima; Toshinori Sato; Hiroto Yasuura
    IEICE TRANSACTIONS ON ELECTRONICS, 2009年04月, E92C(4):483 - 491, 査読有り
  • A Case for Exploiting Complex Arithmetic Circuits towards Performance Yield Enhancement
    Shingo Watanabe; Masanori Hashimoto; Toshinori Sato
    ISQED 2009: PROCEEDINGS 10TH INTERNATIONAL SYMPOSIUM ON QUALITY ELECTRONIC DESIGN, VOLS 1 AND 2, 2009年, :401 - +, 査読有り
  • Uncriticality-directed Scheduling for Tackling Variation and Power Challenges
    Toshinori Sato; Shingo Watanabe
    ISQED 2009: PROCEEDINGS 10TH INTERNATIONAL SYMPOSIUM ON QUALITY ELECTRONIC DESIGN, VOLS 1 AND 2, 2009年, :820 - +, 査読有り
    筆頭著者
  • Mitigating Performance Loss in Aggressive DVS Using Dual-Sensing Flip-Flops
    Yuji Kunitgake; Toshinori Sato; Hiroto Yasuura
    16th IFIP/IEEE International Conference on Very Large Scale Integration, 2008年10月15日, 査読有り
  • A simple mechanism for collapsing instructions under timing speculation
    Toshinori Sato
    IEICE TRANSACTIONS ON ELECTRONICS, 2008年09月, E91C(9):1394 - 1401, 査読有り
  • タイミング歩留まり改善を目的とする演算カスケーディング
    渡辺慎吾; 橋本昌宜; 佐藤寿倫
    情報処理学会論文誌コンピューティングシステム, 2008年08月, 1(2):12 - 21, 査読有り
  • AMPLE: An Adaptive Multi-Performance Processor for Low-Energy Embedded Applications
    Tohru Ishihara; Seiichiro Yamaguchi; Yuriko Ishitobi; Tadayuki Matsumura; Yuji Kunitake; Yuichiro Oyama; Yusuke Kaneda; Masanori Muroyama; Toshinori Sato
    6th IEEE Symposium on Application Specific Processors, 2008年06月08日, :83 - 88, 査読有り
  • ばらつき耐性を持つカナリアFFを利用したデザインマージン削減による省電力化
    佐藤寿倫; 国武勇次
    情報処理学会論文誌, 2008年06月, 49(6):2029 - 2042, 査読有り
  • マルチコアプロセッサのための電力・性能間トレードオフを考慮したディペンダビリティ選択法
    佐藤寿倫; 舟木敏正
    情報処理学会論文誌, 2008年06月, 49(6):2005 - 2015, 査読有り
  • Uncriticality-directed Low-power Instruction Scheduling
    Shingo Watanabe; Toshinori Sato
    IEEE Computer Society Annual Symposium on VLSI, 2008年04月07日, 査読有り
  • A low-power instruction issue queue for microprocessors
    Shingo Watanabe; Akihiro Chiyonobu; Toshinori Sato
    IEICE TRANSACTIONS ON ELECTRONICS, 2008年04月, E91C(4):400 - 409, 査読有り
  • Instruction Scheduling for Variation-originated Variable Latencies
    Toshinori Sato; Shingo Watanabe
    9th International Symposium on Quality Electronic Design, 2008年03月17日, 査読有り
  • Dependability, power, and performance trade-off on a multicore processor
    Toshinori Sato; Toshimasa Funaki
    2008 ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE, VOLS 1 AND 2, 2008年, :684 - +, 査読有り
  • Formulating MITF for a Multicore Processor with SEU Tolerance
    Toshimasa Funaki; Toshinori Sato
    11TH EUROMICRO CONFERENCE ON DIGITAL SYSTEM DESIGN - ARCHITECTURES, METHODS AND TOOLS : DSD 2008, PROCEEDINGS, 2008年, :234 - +, 査読有り
  • Folding active list for high performance and low power
    Yuichiro Imaizumi; Toshinori Sato
    HIGH-PERFORMANCE COMPUTING, 2008年, 4759:33 - +, 査読有り
  • Architecture Challenge on SoC Design with Unreliable Transistors
    Toshinori Sato
    International SoC Design Conference, 2007年10月, 査読有り
  • Exploiting Input Variations for Energy Reduction
    Toshinori Sato; Yuji Kunitake
    17th International Workshop on Power and Timing Modeling, Optimization and Simulation, 2007年09月, 査読有り
  • Realizing Energy-Efficient MultiCore Processors by Utilizing Speculative Thread-Level Parallelism
    Toshinori Sato; Yuu Tanaka; Hidenori Sato; Toshimasa Funaki; Takenori Koshiro; Akihiro Chiyonobu
    International Journal of Computers and their Applications, 2007年06月, 14(2):79 - 91, 査読有り
  • データの重要度を利用したキャッシュメモリの省電力化
    千代延 昭宏; 藤井誠一郎; 佐藤 寿倫
    情報処理学会論文誌：コンピューティングシステム, 2007年05月, 48(SIG8(ACS18)):114 - 126, 査読有り
  • A Simple Flip-Flop Circuit for Typical-Case Designs for DFM
    Toshinori Sato; Yuji Kunitake
    8th International Symposium on Quality Electronic Design, 2007年03月, :539 - 544, 査読有り
  • Challenges in Evaluations for a Typical-Case Design Methodology
    Yuji Kunitake; Akihiro Chiyonobu; Koichiro Tanaka; Toshinori Sato
    8th International Symposium on Quality Electronic Design, 2007年03月, :374 - 379, 査読有り
  • Indirect tag search mechanism for instruction window energy reduction
    Shingo Watanabe; Akihiro Chiyonobu; Toshinori Sato
    2007 CIT: 7TH IEEE INTERNATIONAL CONFERENCE ON COMPUTER AND INFORMATION TECHNOLOGY, PROCEEDINGS, 2007年, :841 - +, 査読有り
  • Power-performance trade-off of a dependable multicore processor
    Toshinori Sato; Toshimasa Funaki
    13TH PACIFIC RIM INTERNATIONAL SYMPOSIUM ON DEPENDABLE COMPUTING, PROCEEDINGS, 2007年, :268 - +, 査読有り
  • キャッシュミス情報を利用する省電力命令スケジューリング
    千代延 昭宏; 佐藤 寿倫
    電子情報通信学会論文誌, 2006年12月, J89-D(12):2590 - 2601, 査読有り
  • タイミング違反を許容する省電力加算器における違反検出回路の高速化
    山原 幹雄; 美馬 和広; 千代延 昭宏; 佐藤 寿倫
    情報処理学会論文誌コンピューティングシステム, 2006年11月, 47(SIG18(ACS16)):65 - 79, 査読有り
  • A Leakage-Energy-Reduction Technique for Cache Memories in Embedded Processors
    Seiichiro Fujii; Akihito Sakanaka; Akihiro Chiyonobu; Toshinori Sato
    Journal of Embedded Computing, 2006年10月, 2(1):49 - 55, 査読有り
  • Energy-Efficient Instruction Scheduling Utilizing Cache Miss Information
    Akihiro Chiyonobu; Toshinori Sato
    ACM SIGARCH Computer Architecture News, 2006年03月, 34(1):65 - 70
  • Improving Instruction Issue Bandwidth for Concurrent Error-Detecting Processors
    Toshinori Sato; Akihiro Chiyonobu; Kazuki Joe
    9th International Workshop on Innovative Architecture for Future Generation High Performance Processors and Systems, 2006年01月, 査読有り
  • Evaluating the impact of fault recovery on superscalar processor performance
    Toshinori Sato; Akihiro Chiyonobu
    12TH PACIFIC RIM INTERNATIONAL SYMPOSIUM ON DEPENDABLE COMPUTING, PROCEEDINGS, 2006年, :369 - +, 査読有り
  • Improving energy efficiency via speculative multithreading on MultiCore processors
    Toshinori Sato; Yuu Tanaka; Hidenori Sato; Toshimasa Funaki; Takenori Koushiro; Akihiro Chiyonobu
    INTEGRATED CIRCUIT AND SYSTEM DESIGN: POWER AND TIMING MODELING, OPTIMIZATION AND SIMULATION, 2006年, 4148:553 - 562, 査読有り
  • 省電力とプロセッサ
    佐藤寿倫
    情報処理学会学会誌, 2005年11月, 46(11):1212 - 1217
  • Energy-Efficient Instruction Scheduling Exploiting Memory Access Slack
    Akihiro Chiyonobu; Toshinori Sato
    Workshop on Memory Performance: Dealing with Applications, Systems, and Architecture, 2005年09月, 査読有り
  • An energy-efficient clustered superscalar processor
    T Sato; A Chiyonobu
    IEICE TRANSACTIONS ON ELECTRONICS, 2005年04月, E88C(4):544 - 551, 査読有り
  • Exploiting Trivial Computation in Dependable Processors
    Toshinori Sato
    20th International Conference on Computers and Their Applications, 2005年03月, 査読有り
  • Profiling with Helper Threads
    Takamasa Tokunaga; Toshinori Sato
    International Conference on Parallel and Distributed Computing and Networks, 2005年02月, 査読有り
  • Exploiting Sub-word Parallelism for Dependable Processors
    Toshinori Sato
    5th International Conference on Automation & Information, 2004年11月, 6(1):1051 - 1056, 査読有り
  • Hardware Cost Reduction in Fault Detection Mechanism for Constructive Timing Violation Technique
    Kazuhiro Mima; Toshinori Sato
    10th International Symposium on Integrated Circuits, Devices and Systems, 2004年09月, 査読有り
  • A Non-Uniform Cache Architecture on Networks-on-Chip: A Fully Associative Approach with Pre-Promotion
    Akio Kodama; Toshinori Sato
    10th International Symposium on Integrated Circuits, Devices and Systems, 2004年09月, 査読有り
  • Non-Uniform Set Associative Caches for Power-Aware Embedded Processors
    Seiichiro Fujii; Toshinori Sato
    International Conference on Embedded and Ubiquitous Computing, 2004年08月, 査読有り
  • Exploring Configuration of Dual Speed Pipelines for Criticality-based Energy-efficient Processors
    Akihiro Chiyonobu; Toshinori Sato
    8th World Multiconference on Systemics, Cybernetics and Informatics, 2004年07月, 査読有り
  • The Potential in Energy Efficiency of a Speculative Chip-Multiprocessor
    Yuu Tanaka; Toshinori Sato; Takenori Koushiro
    16th Symposium on Parallelism in Algorithms and Architectures, 2004年06月, 査読有り
  • Investigating Heterogeneous Combination of Functional Units for a Criticality-based Low-power Processor Architecture
    Akihiro Chiyonobu; Toshinori Sato
    3rd International Symposium on Information and Communication Technologies, 2004年06月, 査読有り
  • FPGA/DSPベースシステムによる組込みシステム設計教育
    田中康一郎; 林悠平; 澤田直; 佐藤寿倫; 有田五次郎
    電子情報通信学会論文誌 D1, 2004年06月, J87-D1(6):640 - 640, 査読有り
  • A Static and Dynamic Energy Reduction Technique for I-Cache and BTB in Embedded Processors
    Hidenori Sato; Toshinori Sato
    Asia and South Pacific Design Automation Conference, 2004年01月, 査読有り
  • 低消費電力指向マルチスレッドプロセッサのための低コスト値予測機構の検討
    神代剛典; 佐藤寿倫
    情報処理学会論文誌コンピューティングシステム, 2004年01月, 45(SIG 1(ACS 4)):43 - 53, 査読有り
  • A Field-Customizable and Runtime-Adaptable Microarchitecture
    Toshinori Sato; Daisuke Morishita
    2nd International Conference on Field-Programmable Technology, 2003年12月, :328 - 331, 査読有り
  • A transparent transient faults tolerance mechanism for superscalar processors
    T Sato
    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, 2003年12月, E86D(12):2508 - 2516, 査読有り
  • Combining variable latency pipeline with instruction reuse for execution latency reduction
    Toshinori Sato; Itsujiro Arita
    Systems and Computers in Japan, 2003年11月15日, 34(12):11 - 21
  • Simplifying High-Frequency Microprocessor Design via Timing Constraint Speculation
    Asami Tanino; Toshinori Sato
    16th International Conference on Computer Applications in Industry and Engineering, 2003年11月, 査読有り
  • Exploiting Instruction Redundancy for Transient Fault Tolerance
    Toshinori Sato
    18th International Symposium on Defect and Fault Tolerance in VLSI Systems, 2003年11月, 査読有り
  • Reducing Static Energy of Cache Memories via Prediction-Table-less Way Prediction
    Akihito Sakanaka; Toshinori Sato
    13th International Workshop on Power And Timing Modeling, 2003年09月, 査読有り
  • 低消費電力プロセッサアーキテクチャ向けクリティカルパス予測器の評価
    千代延昭宏; 佐藤寿倫; 有田五次郎
    電子情報通信学会論文誌 C, 2003年08月, J86-C(8):826 - 835, 査読有り
  • Design of Hardware/Software Co-Design Emvironment Using SpecC-based Tools
    Yuhei Hayashi; Koichiro Tanaka; Toshinori Sato; Itsujiro Arita
    International Technical Conference on Circuits/Systems, Computers and Communications, 2003年07月, 査読有り
  • A Trace-Level Value Predictor for Contrail Processors
    Takenori Koushiro; Toshinori Sato; Itujiro Arita
    ACM SIGARCH Computer Architecture News, 2003年06月, 31(3):42 - 47
  • Correlation-based critical path predictors for low power microprocessors
    Akihiro Chiyonobu; Toshinori Sato; Itsujiro Arita
    Proceedings of the Innovative Architecture for Future Generation High-Performance Processors and Systems, 2003年, 2003-:11 - 18, 査読有り
  • Constructive timing violation for improving energy efficiency
    T Sato; Arita, I
    COMPILERS AND OPERATING SYSTEMS FOR LOW POWER, 2003年, :137 - 153, 査読有り
  • A leakage-energy-reduction technique for highly-associative caches in embedded systems
    Akihito Sakanaka; Seiichirou Fujii; Toshinori Sato
    Proceedings of the 2003 Workshop on MEmory Performance: DEaling with Applications, Systems and Architecture, MEDEA '03, 2003年, 32(3):50 - 54, 査読有り
  • 可変レイテンシパイプライン技術と演算結果再利用技術の併用による演算レイテンシ削減
    佐藤寿倫; 有田五次郎
    電子情報通信学会論文誌 D-I, 2002年12月, J85-D-I(12):1103 - 1113, 査読有り
  • Evaluating influence of compiler optimizations on data speculation
    T Sato; K Sugitani; A Hamano; Arita, I
    JOURNAL OF INFORMATION SCIENCE AND ENGINEERING, 2002年11月, 18(6):1027 - 1036, 査読有り
  • Reducing Energy Consumption via Low-Cost Value Prediction
    Toshinori Sato; Itsujiro Arita
    12th International Workshop on Power And Timing Modeling, Optimization and Simulation, 2002年09月, 査読有り
  • Simplifying Instruction Issue Logic in Superscalar Processors
    Toshinori Sato; Itsujiro Arita
    EUROMICRO Symposium on Digital System Design: Architectures, Methods and Tools, 2002年09月, 査読有り
  • Design and Implementation of FPGA/DSP Based PCI Card
    Koichiro Tanaka; Yuichi Iwaya; Yuhei Hayashi; Toshinori Sato; Itsujiro Arita
    Workshop on Logic and Synthesis for Programmable Devices, 2002年08月, 査読有り
  • The KIT COSMOS Processor: An Application of Multi-Threading for Dynamic Optimization
    Toshiyuki Yamamoto; Kou Morita; Toshinori Sato; Itsujiro Arita
    International Conference on Parallel and Distributed Processing Techniques and Applications, 2002年06月, 査読有り
  • Potential of constructive timing-violation
    T Sato; Arita, I
    IEICE TRANSACTIONS ON ELECTRONICS, 2002年02月, E85C(2):323 - 330, 査読有り
  • Power and Performance Fitting in Nanometer Design
    Toshinori Sato; Takenori Koushiro; Akihiro Chiyonobu; Itujiro Arita
    5th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems, 2002年01月, 査読有り
  • Low-cost value predictors using frequent value locality
    Toshinori Sato; Itsujiro Arita
    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics), 2002年, 2327:106 - 119, 査読有り
  • Evaluating the impact of reissued instructions on data speculative processor performance
    T Sato
    MICROPROCESSORS AND MICROSYSTEMS, 2002年01月, 25(9-10):469 - 482, 査読有り
  • The KIT COSMOS Processor: A Low-Complexity Superscalar Processor
    Toshinori Sato; Toshiyuki Yamamoto; Itsujiro Arita
    International Journal of Computer & Information Science, 2001年12月, 2(4):182 - 190, 査読有り
  • In Search of Efficient Reliable Processor Design
    Toshinori Sato; Itsujiro Arita
    30th International Conference on Parallel Processing, 2001年09月, 査読有り
  • Execution Latency Reduction via Variable Latency Pipeline and Instruction Reuse
    Toshinori Sato; Itsujiro Arita
    7th International Euro-Par Conference, 2001年08月, 査読有り
  • The KIT COSMOS Processor: Some Ideas on Realizing Complexity-Effective Superscalar Processors
    Toshinori Sato; Toshiyuki Yamamoto; Itsujiro Arita
    2nd International Conference on Software Engineering, Artificial Intelligence, Networking & Parallel/Distributed Computing, 2001年08月, 査読有り
  • Tolerating Transient Faults through an Instruction Reissue Mechanism
    Toshinori Sato; Itsujiro Arita
    14th International Conference on Parallel and Distributed Computing Systems, 2001年08月, 査読有り
  • Influence of Compiler Optimizations on Value Prediction
    Toshinori Sato; Akihiko Hamano; Kiichi Sugitani; Itsujiro Arita
    9th International Conference on High Performance Computing and Networking Europe, 2001年06月, 査読有り
  • Evaluating low-cost fault-tolerance mechanism for microprocessors on multimedia applications
    Toshinori Sato; Itsujiro Arita
    Proceedings of IEEE Pacific Rim International Symposium on Dependable Computing, PRDC, 2001年, 2001-:225 - 232, 査読有り
  • Evaluating Effect of Optimization Level on Value Predictability
    Kiichi Sugitani; Akihiko Hamano; Toshinori Sato; Itsujiro Arita
    4th International Conference on Algorithms and Architectures for Parallel Processing, 2000年12月, 査読有り
  • Comprehensive Evaluation of an Instruction Reissue Mechanism
    Toshinori Sato; Itsujiro Arita
    5th International Symposium on Parallel Architectures, Algorithms and Networks, 2000年12月, 査読有り
  • Evaluating trace cache on moderate-scale processors
    T Sato
    IEE PROCEEDINGS-COMPUTERS AND DIGITAL TECHNIQUES, 2000年11月, 147(6):369 - 374, 査読有り
  • Quantitative evaluation of pipelining and decoupling a dynamic instruction scheduling mechanism
    T Sato
    JOURNAL OF SYSTEMS ARCHITECTURE, 2000年11月, 46(13):1231 - 1252, 査読有り
  • Partial Resolution in Data Value Predictors
    Toshinori Sato; Itsujiro Arita
    29th International Conference on Parallel Processing, 2000年08月, 査読有り
  • 2.44-GFLOPS 300-MHz floating-point vector-processing unit for high-performance 3-D graphics computing
    N Ide; M Hirano; Y Endo; S Yoshioka; H Murakami; A Kunimatsu; T Sato; T Kamei; T Okada; M Suzuoki
    IEEE JOURNAL OF SOLID-STATE CIRCUITS, 2000年07月, 35(7):1025 - 1033, 査読有り
  • The KIT COSMOS Processor: Introducing CONDOR
    Toshinori Sato; Itsujiro Arita
    International Conference on Parallel and Distributed Processing Techniques and Applications, 2000年06月, 査読有り
  • Table Size Reduction for Data Value Predictors by Exploiting Narrow Width Values
    Toshinori Sato; Itsujiro Arita
    14th International Conference on Supercomputing, 2000年05月, :196 - 205, 査読有り
  • Vector unit architecture for emotion synthesis
    A Kunimatsu; N Ide; T Sato; Y Endo; H Murakami; T Kamei; M Hirano; F Ishihara; H Tago; M Oka; A Ohba; T Yutaka; T Okada; M Suzuoki
    IEEE MICRO, 2000年03月, 20(2):40 - 47, 査読有り
  • 300MHz Design Methodology of VU for Emotion Synthesis
    Takayuki Kamei; Hideki Takeda; Yukio Ootagro; Takayoshi Shimazawa; Kazuhiko Tachibana; Shinichi Kawakami; Seiji Norimatsu; Fujio Ishihara; Toshinori Sato; Hiroaki Murakami; Nobuhiro Ide; Yukio Endo; Atsushi Kunimatu
    Asia and South Pacific Design Automation Conference, 2000年01月, 査読有り
  • A Simulation Study of Pipelining and Decoupling a Dynamic Instruction Scheduling Mechanism
    Toshinori Sato
    EUROMICRO Conference, Workshop on Digital System Design: Architectures, Methods and Tools, 1999年09月, 査読有り
  • A simulation study of combining load value and address predictors
    T Sato
    INTERNATIONAL JOURNAL OF HIGH SPEED COMPUTING, 1999年09月, 10(3):301 - 325, 査読有り
  • Decoupling Recovery Mechanism for Data Speculation from Dynamic Instruction Scheduling Structure
    Toshinori Sato
    5th International Euro-Par Conference, 1999年08月, 査読有り
  • Profile-based Selection of Load Value and Address Predictors
    Toshinori Sato
    International Symposium on High Performance Computing, 1999年05月, 査読有り
  • 命令再発行機構によるデータアドレス予測に基づく投機実行の効果改善
    佐藤寿倫
    情報処理学会論文誌, 1999年05月, 40(5):2093 - 2108, 査読有り
  • 2ホップアドレス名前替えを用いたロード命令の投機的実行
    佐藤寿倫
    情報処理学会論文誌, 1999年05月, 40(5):2109 - 2118, 査読有り
  • Reducing Miss Penalty of Load Value Prediction using Load Address Prediction
    Toshinori Sato
    4th Australasian Computer Architecture Conference, 1999年01月, 査読有り
  • First Step to Combining Control and Data Speculation
    Toshinori Sato
    2nd International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems, 1998年10月, 査読有り
  • Load Value Prediction using Two-Hop Reference Address Renaming
    Toshinori Sato
    4th International Conference on Computer Science and Informatics, 1998年10月, 査読有り
  • A microprocessor architecture utilizing histories of dynamic sequences saved in distributed memories
    T Sato
    IEICE TRANSACTIONS ON ELECTRONICS, 1998年09月, E81C(9):1398 - 1407, 査読有り
  • Data Dependence Speculation using Data Address Prediction and its Enhancement with Instruction Reissue
    Toshinori Sato
    EUROMICRO Conference, Workshop on Digital System Design: Architectures, Methods and Tools, 1998年08月, 査読有り
  • Resolving load data dependency using tunneling-load technique
    T Sato
    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, 1998年08月, E81D(8):829 - 838, 査読有り
  • 2レベル適応型分岐予測機構のパターン履歴表におけるタグの影響
    佐藤寿倫
    電子情報通信学会論文誌 D-I,, 1998年06月, J81-D-I(6):728 - 737, 査読有り
  • Data Dependence Path Reduction with Tunneling Load Instructions
    Toshinori Sato
    International Symposium on High Performance Computing, 1997年11月, :119 - 130, 査読有り
  • Speculative Resolution of Ambiguous Memory Aliasing
    Toshinori Sato
    1st International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems, 1997年10月, 査読有り
  • Hiding data cache latency with load address prediction
    T Sato; H Fujii; S Suzuki
    IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, 1996年11月, E79D(11):1523 - 1532, 査読有り
  • 高性能低消費電力プロセッサR3900
    永松正人; 佐藤寿倫; 田胡治之
    東芝レビュー, 1995年12月, 50(12):883 - 886
  • Evaluation of Architecture-level Power Estimation for CMOS RISC Processors
    Toshinori Sato; Yukio Ootaguro; Masato Nagamatsu; Haruyuki Tago
    Symposium on Low Power Electronics, 1995年10月, :44 - 45, 査読有り
  • Power and Performance Simulator:ESP and its Application for 100MIPS/W Class RISC Design
    Toshinori Sato; Masato Nagamatsu; Haruyuki Tago
    Symposium on Low Power Electronics, 1994年10月, :46 - 47, 査読有り
  • PERFORMANCE EVALUATION OF A PROCESSING ELEMENT FOR AN ON-CHIP MULTIPROCESSOR
    M TAKAHASHI; H FUJII; E KANEKO; T YOSHIDA; T SATO; H TAKANO; H TAGO; S SUZUKI; N GOTO
    IEICE TRANSACTIONS ON ELECTRONICS, 1994年07月, E77C(7):1092 - 1100, 査読有り
  • A 320 MFLOPS CMOS floating-point processing unit for superscalar processors
    N. Ide; H. Fukuhisa; Y. Kondo; T. Yoshida; M. Nagamatu; J. Mori; I. Yamazaki; K. Ueno
    Proceedings of the Custom Integrated Circuits Conference, 1992年, 32:30.2.4 - 109, 査読有り
  • 対称性保持の制約を扱えるレイアウトコンパクションアルゴリズム
    奥田亮輔; 佐藤寿倫; 小野寺秀俊; 田丸啓吉
    電子情報通信学会論文誌 A, 1990年03月, J73-A(3):536 - 543, 査読有り
  • An Efficient Algorithm for Layout Compaction Problem with Symmetry Constraints
    Ryousuke Okuda; Toshinori Sato; Hidetoshi Onodera; Keikichi Tamaru
    International Conference on Computer-Aided Design, 1989年11月, 査読有り
■ MISC
  • A Low-Power Small-Area MAC Unit for Accuracy-Scalable Approximate Computing
    Sato Toshinori; Tomoaki UKEZONO
    Fukuoka University Review of Technological Sciences, 2020年03月, 103・104:1 - 8
  • CMAを用いた画像先鋭化処理専用回路の低消費電力化改善
    佐藤 寿倫; 請園 智玲
    福岡大学工学集報, 2019年03月, (101・102):43 - 49
  • 近似乗算器の内部構成に関する検討 (VLSI設計技術) -- (デザインガイア2017 : VLSI設計の新しい大地)
    井上 晶仁; 田島 加織; 馬場 裕之; ヨウ ドウキン; 請園 智玲; 佐藤 寿倫
    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 2017年11月06日, 117(273):13 - 18
  • Typical Case Oriented Design Approach by Timing Error Prediction to Tolerate Process Variability
    Ken Yano; Toshinori Sato
    Fukuoka University Review of Technological Sciences, 2015年09月, 95(95):7 - 16
  • 携帯情報端末向け高性能プロセッサの消費電力削減
    佐藤 寿倫; 高橋 伸弥
    福岡大学研究部論集 F：推奨研究編, 2015年03月, 2:19 - 24
  • 安心・安全な社会基盤のためのLSI
    福岡大学研究推進部 Research, 2008年09月, 13(3):3 - 4
  • キャッシュ非共有型マルチコアプロセッサにおけるキャッシュの性能改善に関する研究
    伊藤 義崇; 千代延 昭宏; 佐藤 寿倫
    電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 2006年12月08日, 106(436):63 - 68
  • 新しいクリティカルパス判定基準を用いたクリティカルパス予測器の評価
    千代延 昭宏; 佐藤寿倫
    情報処理学会研究報告計算機アーキテクチャ（ARC）, 2006年07月31日, 2006(88):61 - 66
  • 温度を考慮するアーキテクチャの検討のための物理レジスタアクセス頻度の特徴調査
    佐藤寿倫; 国武 勇次; 千代延 昭宏
    情報処理学会研究報告計算機アーキテクチャ（ARC）, 2006年06月08日, 2006(62):37 - 42
  • タイミング違反を利用するマイクロアーキテクチャの演算器における遅延を考慮した評価
    国武 勇次; 千代延 昭宏; 田中康一郎; 佐藤寿倫
    情報処理学会研究報告計算機アーキテクチャ（ARC）, 2006年06月08日, 2006(62):43 - 48
  • 温度を考慮するアーキテクチャの検討のための物理レジスタアクセス頻度の特徴調査
    佐藤 寿倫; 国武 勇次; 千代延 昭宏
    電子情報通信学会技術研究報告. ICD, 集積回路, 2006年06月01日, 106(92):37 - 42
  • タイミング違反を利用するマイクロアーキテクチャの演算器における遅延を考慮した評価
    国武 勇次; 千代延 昭宏; 田中 康一郎; 佐藤 寿倫
    電子情報通信学会技術研究報告. ICD, 集積回路, 2006年06月01日, 106(92):43 - 48
  • タイミング違反を利用した省電力プロセッサにおける履歴を用いた性能低下抑制手法
    千代延 昭宏; 美馬 和大; 佐藤寿倫
    情報処理学会研究報告計算機アーキテクチャ（ARC）, 2006年02月27日, 2006(20):145 - 150
  • 命令カスケーディングにおける典型的パス遅延の効用
    佐藤 寿倫; 千代延 昭宏
    電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 2005年12月16日, 105(487):19 - 24
  • 命令の振る舞いを利用した消費電力削減に関する検討
    千代延 昭宏; 佐藤寿倫
    情報処理学会研究報告計算機アーキテクチャ（ARC）, 2004年07月31日, 2004(80):169 - 174
  • 値予測を用いた命令流分割によるエネルギー消費量削減
    神代剛典; 佐藤寿倫; 有田 五次郎
    情報処理学会研究報告計算機アーキテクチャ（ARC）, 2002年11月27日, 2002(112):95 - 100
■ 書籍等出版物
  • センサフュージョン技術の開発と応用事例
    佐藤 寿倫; 請園 智玲, 共著
    技術情報協会, 2019年01月
  • VLSI Design and Test for Systems Dependability
    Shojiro Asai
    Springer, 2018年07月21日
    9784431565925
  • コンピュータアーキテクチャ 定量的アプローチ 第5版
    中條拓伯; 天野英晴; 鈴木貢; 吉瀬謙二; 佐藤寿倫, 共訳
    翔泳社, 2014年03月
    9784798126234
  • 知識ベース, 6群5編 コンピュータアーキテクチャ(II)先進的
    馬場敬信; 天野英晴; 合田憲人; 佐藤寿倫, 共編者(共編著者)
    電子情報通信学会, 2010年05月
  • 知識ベース, 6群5編1章 命令レベル並列コンピュータ
    佐藤寿倫; 安藤秀樹; 吉瀬謙二, 共著
    電子情報通信学会, 2010年05月
  • 知識ベース, 6群5編4章 ベクトルコンピュータ
    佐藤寿倫; 平澤将一; 林宏雄, 共著
    電子情報通信学会, 2010年05月
  • 知識ベース, 6群5編2章 スレッドレベル並列コンピュータ
    佐藤寿倫; 小林良太郎; 中條拓伯; 大津金光, 共著
    電子情報通信学会, 2010年05月
  • コンピュータアーキテクチャ 定量的アプローチ 第4版
    中條 拓伯; 天野 英晴; 吉瀬 謙二; 佐藤 寿倫, 共訳
    翔泳社, 2008年02月
  • High-Performance Computing
    Jesus Labarta; Kazuki Joe; Toshinori Sato, 共編者(共編著者)
    Springer-Verlag, 2008年01月
■ 講演・口頭発表等
  • C-Packアルゴリズムを拡張した主記憶データの非可逆圧縮手法
    馬場裕之; 請園智玲; 佐藤寿倫
    情報処理学会 第81回全国大会, 2019年03月, 情報処理学会
  • カラー画像を対象とした近似加算器を用いた画像先鋭化ハードウェアの評価
    請園智玲; 福田結菜; 佐藤寿倫
    情報処理学会 第81回全国大会, 2019年03月, 情報処理学会
  • 手書き数字認識ニューラルネットワークにおける近似乗算器の評価
    佐藤寿倫; 請園智玲
    情報処理学会 第81回全国大会, 2019年03月, 情報処理学会
  • Redis向けYCSBベンチマーク実行時のFPCによる消費電力削減
    馬場裕之; 寺﨑雅紀; 請園智玲; 佐藤寿倫
    第17回情報科学技術フォーラム, 2018年09月
  • A Carry-Predicting Full Adder for Accuracy-Scalable Computing
    Hiroyuki Baba; Tongxin Yang; Masahiro Inoue; Kaori Tajima; Tomoaki Ukezono; Toshinori Sato
    21st Workshop on Synthesis And System Integration of Mixed Information technologies, 2018年03月
  • CMAを用いた画像先鋭化処理専用回路の低消費電力化
    田島加織; 井上晶仁; 馬場裕之; Tongxin Yang; 請園智玲; 佐藤寿倫
    電子情報通信学会技術研究報告 VLD, 2018年01月18日
  • KVSデータベースRedisからのデータアクセス局所性の解析
    馬場裕之; 請園智玲; 佐藤寿倫
    電子情報通信学会技術研究報告 CPSY, 2017年11月
  • 近似乗算器の内部構成に関する検討
    井上晶仁; 田島加織; 馬場裕之; Tongxin Yang; 請園智玲; 佐藤寿倫
    電子情報通信学会技術研究報告 VLD, 2017年11月
  • 動的な桁上げマスクを可能にする近似加算器の特性評価
    Tongxin Yang; 請園智玲; 佐藤寿倫
    電子情報通信学会 基礎・境界ソサイエティ/NOLTAソサイエティ大会, 2017年09月
  • ガウシアンカーネルの近似値化によるハードウェア単純化の検討
    井上晶仁; 田島加織; Tongxin Yang; 請園智玲; 佐藤寿倫
    第70回 電気・情報関係学会九州支部連合大会, 2017年09月
  • Flashメモリ上のKey-Value Storeのデータ構造のためのIoT向け低消費電力マイクロアーキテクチャの評価
    馬場裕之; 請園智玲; 佐藤寿倫
    情報処理学会 第79回全国大会, 2017年03月
  • 下位レベルキャッシュメモリへのアクセスフィルタによるタグ参照電力の削減
    石田隆太; 請園智玲; 佐藤寿倫
    情報処理学会 第79回全国大会, 2017年03月
  • Flashメモリ上のKey-Value Storeのデータ構造のためのIoT向け低消費電力マイクロアーキテクチャの検討
    馬場 裕之; 江崎 靖宏; 請園 智玲; 佐藤 寿倫
    第18回 IEEE広島支部 学生シンポジウム, 2016年11月19日, IEEE
  • 次世代不揮発性メモリを用いた省電力キャッシュに関する研究
    岡本駿; 佐藤寿倫
    2015年電子情報通信学会総合大会ISS特別企画「学生ポスターセッション」, 2015年03月
  • GPGPUプロクラムにおけるプログラミング容易化の検討,
    箱田雄太; 佐藤寿倫
    2015年電子情報通信学会総合大会ISS特別企画「学生ポスターセッション」, 2015年03月
  • 動作時のコア数と周波数がプログラムあたりの消費電力に与える影響の考察
    林田哲; 佐藤寿倫
    2015年電子情報通信学会総合大会ISS特別企画「学生ポスターセッション」, 2015年03月
  • 不揮発性メモリを用いる省電力キャッシュに関する研究
    吉永亮太
    第67回電気・情報関係学会九州支部連合大会, 2014年09月19日
  • 2命令インオーダ発行仕様のスーパースカラプロセッサの設計
    枝元正寛; 林田隆則; 佐藤寿倫
    情報処理学会研究報告 ARC, 2014年01月
  • 画像認識型ライントレーサのHW/SW同時開発を題材とするPBLの実践・評価
    橋本浩二; モシニャガワシリー; 森元逞; 佐藤寿倫; 馬場明也
    組込みシステムシンポジウム2013, 2013年10月
  • 高性能・省電力プロセッサ向けメモリスケジューリング手法の調査
    吉田康洋; 林田隆則; 佐藤寿倫
    電子情報通信学会九州支部学生講演会, 2013年09月
  • 巡回セールスマン問題を題材としたOpenCLによる並列化
    佐藤 寿倫; 林田 隆則
    情報処理学会九州支部 火の国情報シンポジウム, 2013年03月
  • Analysis of Better-Than-Worst-Case System Design Methodology by Using Canary Flip-Flops
    佐藤 寿倫; 林田 隆則
    Design, Automation & Test in Europe Conference & Exhibition, 2013年03月
  • Analysis of SER Improvement by Soft Error Tolerant Latches
    Ken Yano; Takanori Hayashida; Toshinori Sato
    SWoPP 2012, 2012年08月02日
  • モンテカルロシミュレーションによる ソフトエラー耐性ラッチ、SRAMの信頼性評価
    矢野 憲; 林田 隆則; 佐藤 寿倫
    第25回 回路とシステムワークショップ, 2012年07月31日
  • モンテカルロシミュレーションによるソフトエラー率の数量的評価手法
    矢野憲; 林田隆則; 佐藤寿倫
    電子情報通信学会技術研究報告 VLD2012-21, Vol. 112, No. 114, 2012年07月
  • 性能や電力とのトレードオフを考慮できる信頼性指標
    林田隆則; 安浦寛人; 佐藤寿倫; 小川貢; 吉永亮太; 矢野憲
    先進的計算基盤システムシンポジウム, 2012年05月
  • GPUを用いた巡回セールスマン問題の並列化解法,
    小川哲平; 林田隆則; 佐藤寿倫
    2012年電子情報通信学会総合大会ISS特別企画「学生ポスターセッション」, 2012年03月
  • スーパスカラ型CPUコアの低消費電力化手法の提案
    柴田善水; 林田隆則; 佐藤寿倫; 高橋伸弥
    2012年電子情報通信学会総合大会ISS特別企画「学生ポスターセッション」, 2012年03月
  • 分岐予測器の状態数とエントリ数のトレードオフに関する考察
    田端隼人; 林田隆則; 佐藤寿倫; 高橋伸弥
    2012年電子情報通信学会総合大会ISS特別企画「学生ポスターセッション」, 2012年03月
  • タイミングエラー予報フリップフロップを利用したLSI設計におけるチップ面積オーバヘッドの見積もり
    吉木崇人; 矢野憲; 林田隆則; 佐藤寿倫
    情報処理学会九州支部 火の国情報シンポジウム, 2012年03月
  • LSIの信頼性評価指標の提案
    林田隆則; 安浦寛人; 矢野憲; 佐藤寿倫
    情報処理学会研究報告 ARC, Vol. 2012-ARC-199, No. 6, 2012年03月
  • 冗長化FF置き換え方式による高信頼性VLSI設計の自動化
    矢野 憲; 林田 隆則; 吉木 崇人; 佐藤 寿則
    VLD 研究会, 2012年03月
  • An Automated Design Approach of Dependable VLSI Using Improved Canary FF
    佐藤 寿倫; 林田 隆則; 矢野 憲
    7th International Workshop on Unique Chips and Systems, 2012年02月
  • 改良カナリアFFを利用した高信頼性VLSI設計手法の提案
    矢野憲; 吉木崇人; 林田隆則; 佐藤寿倫
    情報処理学会研究報告 ARC, Vol. 2012-ARC-198, No. 13, 2012年01月
  • Hitting Pollack's Law for Improving MPSoC Programmability and Efficiency
    Toshinori Sato; Hideki Mori; Rikiya Yano; Takanori Hayashida
    3rd Workshop on Designing for Embedded Parallel Computing Platforms: Architectures, Design Tools, and Applications, 2011年03月18日
  • タイミングエラー予報FF を利用するマルチコアプロセッサのパワーマネージメント
    吉木崇人; 佐藤寿倫; 林田隆則
    情報処理学会九州支部 火の国情報シンポジウム, 2011年03月08日
  • チップ面積制約下におけるマルチコア化による性能改善要件の調査
    小林哲也; 佐藤寿倫; 林田隆則
    情報処理学会九州支部 火の国情報シンポジウム, 2011年03月08日
  • 構成可変コアによるシングルコア・プロセッサの性能改善検討
    矢野力也; 森英貴; 佐藤寿倫; 林田隆則
    情報処理学会九州支部 火の国情報シンポジウム, 2011年03月08日
  • A Replacement Strategy for Canary Flip-Flops
    Yuji Kunitake; Toshinori Sato; Hiroto Yasuura
    16th IEEE Pacific Rim International Symposium on Dependable Computing, 2010年12月15日
  • MultiCore Energy Reduction Utilizing Canary FF
    Yoshimi Otsuka; Toshinori Sato; Takahito Yoshiki; Takanori Hayashida
    10th International Symposium on Communications and Information Technologies, 2010年10月29日
  • ストレス確率を考慮したSRAMの値反転によるNBTI劣化抑制手法
    國武勇次; 佐藤寿倫; 安浦寛人
    DAシンポジウム, 2010年09月03日
  • A Case Study of Short Term Cell-Flipping Technique for Mitigating NBTI Degradation on Cache
    Yuji Kunitake; Toshinori Sato; Hiroto Yasuura
    2nd Asia Symposium on Quality Electronic Design, 2010年08月04日
  • Signal Probability Control for Relieving NBTI in SRAM Cells
    Yuji Kunitake; Toshinori Sato; Hiroto Yasuura
    11th International Symposium on Quality Electronic Design, 2010年03月24日
  • Use of Computer Science Unplugged in a renewal Course for a Teacher's License
    吉村 賢治; 鶴田 直之; 佐藤 寿倫
    ITK-FUKUOKA2009, 2009年11月07日
  • Computer Science Unpluggedの教員免許更新講習での活用事例
    吉村 賢治; 鶴田 直之; 佐藤 寿倫
    情報処理学会第101回コンピュータと教育研究会, 2009年10月10日
  • ディペンダブルVLSI設計技術への挑戦
    松永裕介; 安浦寛人; 馬場謙介; 吉村正義; 佐藤寿倫; 杉原真
    電子情報通信学会2009年総合大会, 2009年03月17日
  • Uncriticality-directed Scheduling for Tackling Variation and Power Challenges
    Toshinori Sato; Shingo Watanabe
    10th International Symposium on Quality Electronic Design, 2009年03月16日
  • A Case for Exploiting Complex Arithmetic Circuits towards Performance Yield Enhancement
    Shingo Watanabe; Masanori Hashimoto; Toshinori Sato
    10th International Symposium on Quality Electronic Design, 2009年03月16日
  • タイミングエラーの予報を目的とするカナリアFFの挿入位置限定
    国武勇次; 佐藤寿倫; 山口誠一朗; 安浦寛人
    情報処理学会研究報告, 2008-SLDM-137-15, 2008年11月17日
  • Mitigating Performance Loss in Aggressive DVS Using Dual-Sensing Flip-Flops
    Yuji Kunitgake; Toshinori Sato; Hiroto Yasuura
    16th IFIP/IEEE International Conference on Very Large Scale Integration, 2008年10月15日
  • Formulating MITF for a Multicore Processor with SEU Tolerance
    Toshimasa Funaki; Toshinori Sato
    11th Euromicro Conference on Digital System Design, 2008年09月03日
  • Cascading Dependent Operations for Mitigating Timing Variability
    Shingo Watanabe; Masanori Hashimoto; Toshinori Sato
    Workshop on Quality-Aware Design, 2008年06月21日
  • カナリア方式におけるタイミングエラー見逃しに関する調査
    国武勇次; 佐藤寿倫; 安浦寛人
    先進的計算基盤システムシンポジウム, 2008年06月11日
  • タイミング歩留まり改善を目的とする演算器カスケーディング
    渡辺慎吾; 橋本昌宜; 佐藤寿倫
    先進的計算基盤システムシンポジウム, 2008年06月11日
  • AMPLE: An Adaptive Multi-Performance Processor for Low-Energy Embedded Applications
    Tohru Ishihara; Seiichiro Yamaguchi; Yuriko Ishitobi; Tadayuki Matsumura; Yuji Kunitake; Yuichiro Oyama; Yusuke Kaneda; Masanori Muroyama; Toshinori Sato
    6th IEEE Symposium on Application Specific Processors, 2008年06月08日
  • 入力依存の遅延ばらつきを利用するDVSシステムにおける性能およびエリアオーバーヘッドの改善検討
    国武 勇次; 佐藤 寿倫; 安浦 寛人
    情報処理学会研究報告, 2008-ARC-178, 2008年05月14日
  • Uncriticality-directed Low-power Instruction Scheduling
    Shingo Watanabe; Toshinori Sato
    IEEE Computer Society Annual Symposium on VLSI, 2008年04月07日
  • Instruction Scheduling for Variation-originated Variable Latencies
    Toshinori Sato; Shingo Watanabe
    9th International Symposium on Quality Electronic Design, 2008年03月17日
  • 性能歩留まり改善を目的とする演算器カスケーディングの提案
    渡辺 慎吾; 橋本 昌宜; 佐藤 寿倫
    情報処理学会研究報告, 2008-ARC-177, 2008年03月
  • 信頼性と性能のトレードオフ評価指標の提案とそのマルチコアプロセッサへの適用
    舟木敏正; 佐藤 寿倫
    情報処理学会研究報告，2008-ARC-177, 2008年03月
  • 負荷変動に瞬時適応可能なマルチパフォーマンスプロセッサの設計と評価
    山口 誠一朗; 大山 裕一郎; 国武 勇次; 松村 忠幸; 石飛 百合子; 山口 聖貴; 李 東勲; 金田 裕介; 舟木 敏正; 室山 真徳; 石原 亨; 佐藤 寿倫
    情報処理学会研究報告 2008-SLDM-134, 2008年03月
  • Dependability, Power, and Performance Trade-Off on a Multicore Processor
    Toshinori Sato; Toshimasa Funaki
    13th Asia and South Pacific Design Automation Conference, 2008年01月21日
  • ディペンダビリティに配慮する可変レイテンシ演算器のためのスケジューリング方式
    佐藤 寿倫; 渡辺 慎吾
    情報処理学会研究報告 2008-ARC-176, 2008年01月
  • Power-Performance Trade-Off of a Dependable Multicore Processor
    Toshinori Sato; Toshimasa Funaki
    13th IEEE Pacific Rim International Symposium on Dependable Computing, 2007年12月17日
  • Dependability-Performance Trade-off on Multiple Clustered Core Processors
    Toshimasa Funaki; Toshinori Sato
    4th International Workshop on Dependable Embedded Systems, 2007年10月09日
  • 性能・消費電力・信頼性の間のトレードオフを考慮出来るマルチ・クラスタ型コア・プロセッサ
    佐藤 寿倫; 舟木 敏正
    電子情報通信学会技術研究報告, CPSY2007-31, 2007年10月
  • Indirect Tag Search Mechanism for Instruction Window Energy Reduction
    Shingo Watanabe; Akihiro Chiyonobu; Toshinori Sato
    7th International Conference on Computer and Information Technology, 2007年10月
  • Critical Issues Regarding A Variation Resilient Flip-Flop
    Toshinori Sato; Yuji Kunitake
    14th Workshop on Synthesis and System Integration of Mixed Information Technologies, 2007年10月
  • Architecture Challenge on SoC Design with Unreliable Transistors
    Toshinori Sato
    International SoC Design Conference, 2007年10月
  • マルチ・クラスタ型コア・プロセッサにおける信頼性と性能のトレードオフ
    舟木 敏正; 佐藤 寿倫
    情報処理学会九州支部若手の会セミナー講演論文集, 2007年09月
  • 命令カスケーディングを利用する耐ばらつきアーキテクチャにおける命令の重要度
    渡辺 慎吾; 佐藤 寿倫
    情報処理学会九州支部若手の会セミナー講演論文集, 2007年09月
  • Exploiting Input Variations for Energy Reduction
    Toshinori Sato; Yuji Kunitake
    17th International Workshop on Power and Timing Modeling, Optimization and Simulation, 2007年09月
  • タイミング制約違反を利用する設計手法とコ・シミュレーション環境による評価
    国武 勇次; 千代延 昭宏; 田中 康一郎; 佐藤 寿倫
    電子情報通信学会技術研究報告, DC2007-11, 2007年08月
  • カナリア・フリップフロップを利用するDVS方式の改良
    佐藤 寿倫; 国武 勇次
    情報処理学会研究報告, 2007-ARC-173, 2007年05月
  • マルチコアプロセッサ向けオンチップキャッシュにおける配線遅延の影響
    伊藤 義崇; 千代延 昭宏; 佐藤 寿倫
    先進的計算基盤システムシンポジウム(SACSIS), 2007年05月
  • カナリア・フリップフロップを利用する省電力マイクロプロセッサの評価
    佐藤 寿倫
    先進的計算基盤システムシンポジウム(SACSIS), 2007年05月
  • A Multi-Performance Processor for Low Power Embedded Applications
    Yuichiro Oyama; Tohru Ishihara; Toshinori Sato; Hiroto Yasuura
    COOL Chips X IEEE Symposium on Low-Power and High-Speed Chips, 2007年04月
  • 低消費エネルギーシステムのための適応型マルチパフォーマンスプロセッサ
    大山裕一郎; 室山真徳; 石原亨; 佐藤寿倫; 安浦寛人
    電子情報通信学会 2007年総合大会 ISS特別企画「学生ポスターセッション」, 2007年03月21日
  • A Simple Flip-Flop Circuit for Typical-Case Designs for DFM
    Toshinori Sato; Yuji Kunitake
    8th International Symposium on Quality Electronic Design, 2007年03月
  • Challenges in Evaluations for a Typical-Case Design Methodology
    Yuji Kunitake; Akihiro Chiyonobu; Koichiro Tanaka; Toshinori Sato
    8th International Symposium on Quality Electronic Design, 2007年03月
  • 省エネルギー指向マルチプロセッサにおける値予測機構の影響
    舟木 敏正; 千代延 昭宏; 佐藤 寿倫
    情報処理学会研究報告, 2007-ARC-171, 2007年01月
  • キャッシュ非共有型マルチコアプロセッサにおけるキャッシュの性能改善に関する研究
    伊藤 義崇; 千代延 昭宏; 佐藤 寿倫
    電子情報通信学会技術研究報告, CPSY2006-51, 2006年12月
  • Evaluating the Impact of Fault Recovery on Superscalar Processor Performance
    Toshinori Sato; Akihiro Chiyonobu
    12th Pacific Rim International Symposium on Dependable Computing, 2006年12月
  • 省電力に配慮したスケーラブルな命令ウインドウの提案と評価
    渡辺 慎吾; 千代延 昭宏; 佐藤 寿倫
    情報処理学会研究報告 2006-ARC-170, 2006年11月
  • Improving Energy Efficiency via Speculative Multithreading on MultiCore Processors
    Toshinori Sato; Yuu Tanaka; Hidenori Sato; Toshimasa Funaki; Takenori Koushiro; Akihiro Chiyonobu
    16th International Workshop on Power and Timing Modeling, Optimization and Simulation, 2006年09月
  • 命令レベル逐次プロセッサ
    佐藤 寿倫
    情報処理学会研究報告, 2006-ARC-169, 2006年08月
  • 新しいクリティカルパス判定基準を用いたクリティカルパス予測器の評価
    千代延 昭宏; 佐藤 寿倫
    情報処理学会研究報告, 2006-ARC-169, 2006年08月
  • タイミング違反を積極的に利用するプロセッサの評価のための回路遅延を考慮するアーキテクチャレベル評価環境の構築
    国武 勇次; 千代延 昭宏; 田中 康一郎; 佐藤 寿倫
    DAシンポジウム, 2006年07月
  • タイミング違反を利用するマイクロアーキテクチャの演算器における遅延を考慮した評価
    国武 勇次; 千代延 昭宏; 田中康一郎; 佐藤 寿倫
    研究報告ARC, 2006年06月
  • 温度を考慮するアーキテクチャの検討のための物理レジスタアクセス頻度の特徴調査
    佐藤 寿倫; 国武 勇次; 千代延 昭宏
    研究報告ARC, 2006年06月
  • 省エネルギーな投機的マルチスレッド・マルチコアプロセッサの評価
    舟木 敏正; 千代延 昭宏; 佐藤 寿倫
    第4回先進的計算基盤システムシンポジウム, 2006年05月
  • クリティカルパスを特定するためのヒューリスティックスの改善
    千代延 昭宏; 佐藤 寿倫
    第4回先進的計算基盤システムシンポジウム, 2006年05月
  • Multiple Clustered Core Processors
    Toshinori Sato; Akihiro Chiyonobu
    13th Workshop on Synthesis and System Integration of Mixed Information Technologies, 2006年04月
  • タイミング違反を利用した省電力プロセッサにおける履歴を用いた性能低下抑制手法
    千代延 昭宏; 美馬 和大; 佐藤 寿倫
    情報処理学会研究報告, 2005-ARC-167, 2006年03月
  • A Preliminary Evaluation of Timing-Speculative Instruction Collapsing
    Toshinori Sato; Akihiro Chiyonobu
    1st Workshop on Introspective Architectures, 2006年02月
  • Improving Instruction Issue Bandwidth for Concurrent Error-Detecting Processors
    Toshinori Sato; Akihiro Chiyonobu; Kazuki Joe
    9th International Workshop on Innovative Architecture for Future Generation High Performance Processors and Systems, 2006年01月
  • Implementation of a Controller for an FPGA Allowing Dynamic and Partial Reconfiguration on FPGA/DSP Hardware Platform RICE
    Takahiro Kawahara; Koichiro Tanaka; Toshinori Sato
    International Symposium on Advanced Reconfigurable Systems, 2005年12月
  • 命令カスケーディングにおける典型的パス遅延の効用
    佐藤寿倫; 千代延昭宏
    信学技報 CPSY2005-36, 2005年12月
  • クリティカルパス情報を利用するキャッシュメモリにおけるデータの重要度に関する調査
    藤井誠一郎; 千代延昭宏; 佐藤寿倫
    信学技報 CPSY2005-28, 2005年12月
  • Energy-Efficient Instruction Scheduling Exploiting Memory Access Slack
    Akihiro Chiyonobu; Toshinori Sato
    Workshop on Memory Performance: Dealing with Applications, Systems, and Architecture, 2005年09月
  • Folding Active List for High Performance and Low Power
    Yuichiro Imaizumi; Toshinori Sato
    6th International Symposium on High Performance Computing, 2005年09月
  • スーパースカラプロセッサにおける命令間依存関係の特徴調査
    渡辺慎吾; 千代延昭宏; 佐藤寿倫
    第13回電子情報通信学会九州支部学生会講演会, 2005年09月
  • スーパースカラプロセッサにおけるレジスタアクセスの特徴調査
    国武勇次; 千代延昭宏; 佐藤寿倫
    第13回電子情報通信学会九州支部学生会講演会, 2005年09月
  • リコンフィギュラブル・システムRICEにおける再構成時間の短縮
    川原崇宏; 田中康一郎; 佐藤寿倫
    第13回電子情報通信学会九州支部学生会講演会, 2005年09月
  • Comparing Fault Recovery Mechanisms for Superscalar Processors
    Toshinori Sato
    6th International Conference on Dependable Systems and Networks, 2005年06月
  • A Preliminary Evaluation on Energy Effciency of a Temperature-aware Multicore-processor
    Hidenori Sato; Toshinori Sato
    2nd Workshop on Temperature Aware Computer Systems, 2005年06月
  • Exploiting Trivial Computation in Dependable Processors
    Toshinori Sato
    20th International Conference on Computers and Their Applications, 2005年03月
  • メモリ内データ圧縮方式を用いたプロセッサ性能改善に関する研究
    伊藤義崇; 佐藤寿倫
    情報処理学会九州支部若手の会セミナー, 2005年03月
  • タイミング違反を利用した省電力ALUにおける違反検出回路の高速化手法とその評価
    山原幹雄; 美馬和大; 佐藤寿倫
    情報処理学会九州支部 火の国情報シンポジウム, 2005年03月
  • スレッドレベル並列性を利用したチップマルチプロセッサの消費電力削減効果
    佐藤秀則; 佐藤寿倫; 田中裕
    情報処理学会第67回全国大会, 2005年03月
  • 演算器アレイ型プロセッサへのアプリケーション実装における課題
    森下大輔; 佐藤寿倫
    情報処理学会第67回全国大会, 2005年03月
  • Profiling with Helper Threads
    Takamasa Tokunaga; Toshinori Sato
    International Conference on Parallel and Distributed Computing and Networks, 2005年02月
  • FPGA/CPU混載システムのためのC言語による協調設計環境の実現
    田中康一郎; 佐藤寿倫; 有田五次郎
    情処研報 2004-SLDM-117-7, 2004年12月
  • Exploiting Sub-word Parallelism for Dependable Processors
    Toshinori Sato
    5th International Conference on Automation & Information, 2004年11月
  • Hardware Cost Reduction in Fault Detection Mechanism for Constructive Timing Violation Technique
    Kazuhiro Mima; Toshinori Sato
    10th International Symposium on Integrated Circuits, Devices and Systems, 2004年09月
  • A Non-Uniform Cache Architecture on Networks-on-Chip: A Fully Associative Approach with Pre-Promotion
    Akio Kodama; Toshinori Sato
    10th International Symposium on Integrated Circuits, Devices and Systems, 2004年09月
  • Non-Uniform Set Associative Caches for Power-Aware Embedded Processors
    Seiichiro Fujii; Toshinori Sato
    International Conference on Embedded and Ubiquitous Computing, 2004年08月
  • Exploring Configuration of Dual Speed Pipelines for Criticality-based Energy-efficient Processors
    Akihiro Chiyonobu; Toshinori Sato
    8th World Multiconference on Systemics, Cybernetics and Informatics, 2004年07月
  • The Potential in Energy Efficiency of a Speculative Chip-Multiprocessor
    Yuu Tanaka; Toshinori Sato; Takenori Koushiro
    16th Symposium on Parallelism in Algorithms and Architectures, 2004年06月
  • Investigating Heterogeneous Combination of Functional Units for a Criticality-based Low-power Processor Architecture
    Akihiro Chiyonobu; Toshinori Sato
    3rd International Symposium on Information and Communication Technologies, 2004年06月
  • データの重要度を利用した省電力キャッシュ
    藤井誠一郎; 千代延昭宏; 佐藤寿倫
    先進的計算基盤システムシンポジウム, 2004年05月
  • Leakage Energy Reduction in Register Renaming
    Masaharu Goto; Toshinori Sato
    1st International Workshop on Embedded Computing Systems, 2004年03月
  • A Static and Dynamic Energy Reduction Technique for I-Cache and BTB in Embedded Processors
    Hidenori Sato; Toshinori Sato
    Asia and South Pacific Design Automation Conference, 2004年01月
  • A Field-Customizable and Runtime-Adaptable Microarchitecture
    Toshinori Sato; Daisuke Morishita
    2nd International Conference on Field-Programmable Technology, 2003年12月
  • Simplifying High-Frequency Microprocessor Design via Timing Constraint Speculation
    Asami Tanino; Toshinori Sato
    16th International Conference on Computer Applications in Industry and Engineering, 2003年11月
  • Exploiting Instruction Redundancy for Transient Fault Tolerance
    Toshinori Sato
    18th International Symposium on Defect and Fault Tolerance in VLSI Systems, 2003年11月
  • On Identifying Instruction Criticality for Energy-Aware Applications
    Akihiro Chiyonobu; Toshinori Sato
    12th International Conference on Parallel Architectures and Compilation Techniques, 2003年09月
  • A Leakage-Energy-Reduction Technique for High-Associativity Caches in Embedded Systems
    Akihito Sakanaka; Toshinori Sato
    Workshop on Memory Access Decoupled Architectures and Related Issues, 2003年09月
  • Evaluating the Potential of an Energy Reduction Technique Based on Timing Constraint Speculation
    Asami Tanino; Toshinori Sato
    4th Workshop on Compilers and Operating Systems for Low Power, 2003年09月
  • Reducing Static Energy of Cache Memories via Prediction-Table-less Way Prediction
    Akihito Sakanaka; Toshinori Sato
    13th International Workshop on Power And Timing Modeling, 2003年09月
  • SpecC言語向けツールによるハードウェア/ソフトウェア協調設計環境の実現
    田中康一郎; 岩谷祐一; 林悠平; 佐藤寿倫; 有田五次郎
    DAシンポジウム, 2003年07月
  • Simulinkによるハードウェア/ソフトウェア協調設計環境の構築事例
    橋本耕太郎; 櫻木誠; 田中康一郎; 佐藤寿倫; 有田五次郎
    DAシンポジウム, 2003年07月
  • 要求適応型IPジェネレータ実現に向けたFPGA向け算術演算器の性能調査
    林悠平; 松山正利; 田中康一郎; 佐藤寿倫; 有田 五次郎
    DAシンポジウム, 2003年07月
  • Design of Hardware/Software Co-Design Emvironment Using SpecC-based Tools
    Yuhei Hayashi; Koichiro Tanaka; Toshinori Sato; Itsujiro Arita
    International Technical Conference on Circuits/Systems, Computers and Communications, 2003年07月
  • An Energy-Efficient Speculative Chip-Multiprocessor Utilizing Trace-level Value Prediction
    Takenori Koushiro; Toshinori Sato
    1st Value-Prediction Workshop, 2003年06月
  • 省エネルギー応用におけるプログラムの最長パス特定方法に関する考察
    千代延昭宏; 佐藤寿倫; 有田五次郎
    先進的計算基盤システムシンポジウム, 2003年05月
  • 性能ヘテロクラスタにおけるタスク並列処理フレームワークの提案
    立川純; 福田健一郎; 平孝則; 大西淑雅; 佐藤寿倫; 有田五次郎
    先進的計算基盤システムシンポジウム, 2003年05月
  • An Evaluation of Constructive Timing Violation via CSLA Design
    Asami Tanino; Toshinori Sato; Itsujiro Arita
    6th International Symposium on Low-Power and High-Speed Chips, 2003年04月
  • Correlation-based Critical Path Predictors for Low Power Microprocessors
    Akihiro Chiyonobu; Toshinori Sato; Itsujiro Arita
    6th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems, 2003年01月
  • The KIT COSMOS Processor: A Preliminary Study on Transparent Software Prefetching via Dynamic Optimization
    Kou Morita; Toshinori Sato; Itsujiro Arita
    6th Workshop on Multi-threaded Execution, Architecture and Compilation, 2002年11月
  • 計算機クラスタにおける動的スケジューリングを基本とする並列処理環境の検討と提案
    立川純; 大西淑雅; 佐藤寿倫; 有田五次郎
    コンピュータシステムシンポジウム, 2002年11月
  • Reducing Energy Consumption via Low-Cost Value Prediction
    Toshinori Sato; Itsujiro Arita
    12th International Workshop on Power And Timing Modeling, Optimization and Simulation, 2002年09月
  • Simplifying Instruction Issue Logic in Superscalar Processors
    Toshinori Sato; Itsujiro Arita
    EUROMICRO Symposium on Digital System Design: Architectures, Methods and Tools, 2002年09月
  • Design and Implementation of FPGA/DSP Based PCI Card
    Koichiro Tanaka; Yuichi Iwaya; Yuhei Hayashi; Toshinori Sato; Itsujiro Arita
    Workshop on Logic and Synthesis for Programmable Devices, 2002年08月
  • FPGA/DSP混載システムを用いたハードウエア・ソフトウエア設計教育
    田中康一郎; 林悠平; 岩谷祐一; 佐藤寿倫; 有田五次郎
    DAシンポジウム, 2002年06月
  • The KIT COSMOS Processor: An Application of Multi-Threading for Dynamic Optimization
    Toshiyuki Yamamoto; Kou Morita; Toshinori Sato; Itsujiro Arita
    International Conference on Parallel and Distributed Processing Techniques and Applications, 2002年06月
  • トレースレベル値予測におけるハードウェア量削減方法
    神代剛典; 佐藤寿倫; 有田五次郎
    並列処理シンポジウム, 2002年05月
  • Energy Reduction via Critical Path Prediction
    Toshinori Sato; Akihiro Chiyonobu; Itsujiro Arita
    Workshop on Complexity-Effective Design, 2002年05月
  • Low-Cost Value Predictors Using Frequent Value Locality
    Toshinori Sato; Itsujiro Arita
    4th International Symposium on High Performance Computing, 2002年01月
  • Power and Performance Fitting in Nanometer Design
    Toshinori Sato; Takenori Koushiro; Akihiro Chiyonobu; Itujiro Arita
    5th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems, 2002年01月
  • Evaluating Low-Cost Fault-Tolerance Mechanism for Microprocessors on Multimedia Applications
    Toshinori Sato; Itsujiro Arita
    Pacific Rim International Symposium on Dependable Computing, 2001年12月
  • Contrail Processors for Converting High-Performance into Energy-Efficiency
    Toshinori Sato; Itsujiro Arita
    10th International Conference on Parallel Architectures and Compilation Techniques, 2001年09月
  • Constructive Timing Violation for Improving Energy Efficiency
    Toshinori Sato; Itsujiro Arita
    2nd Workshop on Compilers and Operating Systems for Low Power, 2001年09月
  • In Search of Efficient Reliable Processor Design
    Toshinori Sato; Itsujiro Arita
    30th International Conference on Parallel Processing, 2001年09月
  • Execution Latency Reduction via Variable Latency Pipeline and Instruction Reuse
    Toshinori Sato; Itsujiro Arita
    7th International Euro-Par Conference, 2001年08月
  • The KIT COSMOS Processor: Some Ideas on Realizing Complexity-Effective Superscalar Processors
    Toshinori Sato; Toshiyuki Yamamoto; Itsujiro Arita
    2nd International Conference on Software Engineering, Artificial Intelligence, Networking & Parallel/Distributed Computing, 2001年08月
  • Tolerating Transient Faults through an Instruction Reissue Mechanism
    Toshinori Sato; Itsujiro Arita
    14th International Conference on Parallel and Distributed Computing Systems, 2001年08月
  • Transient Faults Tolerance Mechanism for Microprocessors
    Toshinori Sato; Itsujiro Arita
    2nd International Conference on Dependable Systems and Networks, 2001年06月
  • Revisiting Direct Tag Search Algorithm on Superscalar Processors
    Toshinori Sato; Yusuke Nakamura; Itsujiro Arita
    Workshop on Complexity-Effective Design, 2001年06月
  • Influence of Compiler Optimizations on Value Prediction
    Toshinori Sato; Akihiko Hamano; Kiichi Sugitani; Itsujiro Arita
    9th International Conference on High Performance Computing and Networking Europe, 2001年06月
  • クラスタ計算機HYPHENにおけるメモリアクセス機構：HR-net
    立川純; 木原大悟; 福澤毅; 田中康一郎; 大西淑雅; Bernady O. Apduhan; 佐藤寿倫; 有田五次郎
    並列処理シンポジウム, 2001年06月
  • 過渡故障に対するマイクロプロセッサ向けフォールトトレランス技術の提案
    佐藤寿倫; 有田五次郎
    並列処理シンポジウム, 2001年06月
  • 連想検索を取り除いたスーパースカラプロセッサ向け命令発火機構
    佐藤寿倫; 有田五次郎
    並列処理シンポジウム, 2001年06月
  • Give up Meeting Timing Constraints, but Tolerate Violations
    Toshinori Sato; Itsujiro Arita
    4th International Symposium on Low-Power and High-Speed Chips, 2001年04月
  • The KIT COSMOS Processor: Eliminating Ineffectual Branch Instructions via Concurrent Dynamic Optimization
    Toshiyuki Yamamoto; Toshinori Sato; Itsujiro Arita
    4th International Symposium on Low-Power and High-Speed Chips, 2001年04月
  • Evaluating Effect of Optimization Level on Value Predictability
    Kiichi Sugitani; Akihiko Hamano; Toshinori Sato; Itsujiro Arita
    4th International Conference on Algorithms and Architectures for Parallel Processing, 2000年12月
  • Comprehensive Evaluation of an Instruction Reissue Mechanism
    Toshinori Sato; Itsujiro Arita
    5th International Symposium on Parallel Architectures, Algorithms and Networks, 2000年12月
  • Partial Resolution in Data Value Predictors
    Toshinori Sato; Itsujiro Arita
    29th International Conference on Parallel Processing, 2000年08月
  • 計算機クラスタ環境を利用した分散共有メモリ型並列計算機の設計
    大濱智宏; 田中康一郎; 佐藤寿倫; 有田五次郎
    マルチメディア・分散・協調とモバイルシンポジウム, 2000年06月
  • The KIT COSMOS Processor: Introducing CONDOR
    Toshinori Sato; Itsujiro Arita
    International Conference on Parallel and Distributed Processing Techniques and Applications, 2000年06月
  • 高性能DSPとCPUによる並列処理環境の設計
    林悠平; 田中康一郎; 佐藤寿倫; 有田五次郎
    並列処理シンポジウム, 2000年05月
  • データ幅を考慮したデータ値予測機構のハードウエア量削減
    佐藤寿倫; 有田五次郎
    並列処理シンポジウム, 2000年05月
  • Table Size Reduction for Data Value Predictors by Exploiting Narrow Width Values
    Toshinori Sato; Itsujiro Arita
    14th International Conference on Supercomputing, 2000年05月
  • 300MHz Design Methodology of VU for Emotion Synthesis
    Takayuki Kamei; Hideki Takeda; Yukio Ootagro; Takayoshi Shimazawa; Kazuhiko Tachibana; Shinichi Kawakami; Seiji Norimatsu; Fujio Ishihara; Toshinori Sato; Hiroaki Murakami; Nobuhiro Ide; Yukio Endo; Atsushi Kunimatu
    Asia and South Pacific Design Automation Conference, 2000年01月
  • 2.44 GFLOPS 300MHz Floating-Point Vector Processing Unit for High Performance 3D Graphics Computing
    Nobuhiro Ide; Masashi Hirano; Yukio Endo; Shin'ichi Yoshioka; Hiroaki Murakami; Atsushi Kunimatsu; Toshinori Sato; Takayuki Kamei; Toyoshi Okada; Masakazu Suzuoki
    25th European Solid-State Circuits Conference, 1999年09月
  • A Simulation Study of Pipelining and Decoupling a Dynamic Instruction Scheduling Mechanism
    Toshinori Sato
    EUROMICRO Conference, Workshop on Digital System Design: Architectures, Methods and Tools, 1999年09月
  • Decoupling Recovery Mechanism for Data Speculation from Dynamic Instruction Scheduling Structure
    Toshinori Sato
    5th International Euro-Par Conference, 1999年08月
  • 5.5 GFLOPS Vector Units for Emotion Synthesis
    Atsushi Kunimatsu; Nobuhiro Ide; Toshinori Sato; Yukio Endo; Hiroaki Murakami; Takayuki Kamei; Masashi Hirano; Masaaki Oka; Akio Ohba; Teiji Yutaka; Toyoshi Okada; Masakazu Suzuoki
    Hot Chips 11, 1999年08月
  • データ値予測とアドレス予測を組み合わせたデータ投機実行
    佐藤寿倫
    並列処理シンポジウム, 1999年06月
  • Profile-based Selection of Load Value and Address Predictors
    Toshinori Sato
    nternational Symposium on High Performance Computing, 1999年05月
  • Reducing Miss Penalty of Load Value Prediction using Load Address Prediction
    Toshinori Sato
    4th Australasian Computer Architecture Conference, 1999年01月
  • First Step to Combining Control and Data Speculation
    Toshinori Sato
    2nd International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems, 1998年10月
  • Load Value Prediction using Two-Hop Reference Address Renaming
    Toshinori Sato
    4th International Conference on Computer Science and Informatics, 1998年10月
  • Data Dependence Speculation using Data Address Prediction and its Enhancement with Instruction Reissue
    Toshinori Sato
    EUROMICRO Conference, Workshop on Digital System Design: Architectures, Methods and Tools, 1998年08月
  • Analyzing Overhead of Reissued Instructions on Data Speculative Processors
    Toshinori Sato
    Workshop on Performance Analysis and its Impact on Design, 1998年06月
  • Data Dependence Path Reduction with Tunneling Load Instructions
    Toshinori Sato
    International Symposium on High Performance Computing, 1997年11月
  • Speculative Resolution of Ambiguous Memory Aliasing
    Toshinori Sato
    1st International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems, 1997年10月
  • NCB: A Mechanism for Improving Instruction Fetching Efficiency
    佐藤寿倫
    並列処理シンポジウム, 1997年05月
  • Evaluation of Architecture-level Power Estimation for CMOS RISC Processors
    Toshinori Sato; Yukio Ootaguro; Masato Nagamatsu; Haruyuki Tago
    Symposium on Low Power Electronics, 1995年10月
  • Power and Performance Simulator:ESP and its Application for 100MIPS/W Class RISC Design
    Toshinori Sato; Masato Nagamatsu; Haruyuki Tago
    Symposium on Low Power Electronics, 1994年10月
  • Automatic Generation of Layout Description for Analog Module Generators
    Toshinori Sato; Hidetoshi Onodera; Keikichi Tamaru
    International Workshop on Layout Synthesis, 1992年05月
  • An Efficient Algorithm for Layout Compaction Problem with Symmetry Constraints
    Ryousuke Okuda; Toshinori Sato; Hidetoshi Onodera; Keikichi Tamaru
    International Conference on Computer-Aided Design, 1989年11月
■ 担当経験のある科目_授業
  • システムLSIアーキテクチャ特論
    九州大学大学院
  • システムLSI設計基礎特論
    九州大学大学院
  • 計算機工学特論Ⅱ
    福岡大学大学院
  • 電子工学実験B
    福岡大学
  • 電子通信工学実験
    福岡大学
  • マイクロコンピュータⅡ
    福岡大学
  • ディジタル電子回路
    福岡大学
  • 計算機工学Ⅲ
    福岡大学
  • 計算機工学Ⅱ
    福岡大学
  • 計算機工学Ⅰ
    福岡大学
  • 情報システム学特別講義3
    電気通信大学大学院
  • 計算機構論
    鹿児島大学
  • 実験演習Ⅱ
    九州工業大学
  • 実験演習Ⅰ
    九州工業大学
  • 基礎実験ⅡA
    九州工業大学
  • 人工知能概論
    九州工業大学
  • プロセッサアーキテクチャ特論
    九州工業大学大学院
  • 計算機アーキテクチャA
    九州工業大学
  • ディジタルシステム設計
    九州工業大学
  • 電子情報工学実験B
    福岡大学
■ 所属学協会
  • 電子情報通信学会
  • 情報処理学会
  • ACM
  • IEEE
■ 共同研究・競争的資金等の研究課題
  • スケーラブルな物理セキュリティを可能にする近似計算の設計基盤と理論の構築
    日本学術振興会, 科学研究費, 基盤研究(A)
    2020年04月01日 - 2024年03月31日
  • 階層構造とアクセス方式を同時に改善するメモリシステムの研究
    2014年 - 2017年
  • 近似計算の利用による性能を犠牲にしない省電力な処理方式とその開発を支援する技術
    2017年
  • 先端記憶デバイスを利用する記憶階層の再構築に関する研究
    2011年 - 2014年
  • 統合的高信頼化設計のためのモデル化と検出・訂正・回復技術
    科学技術振興機構
    2007年 - 2013年
  • ソフトウェアとハードウェアの協調による組込みシステムの消費エネルギー最適化
    科学技術振興機構
    2006年 - 2011年
  • ソフトエラー・ばらつき・経年劣化を考慮可能なプロセッサアーキテクチャの構築
    2008年 - 2010年
  • 価値と信用を搭載するディペンダブルなLSIの設計手法の研究
    2008年 - 2009年
  • 性能と省電力に配慮する高信頼性マルチコアプロセッサに関する研究
    栢森情報科学振興財団, 研究助成
    2007年 - 2007年
  • 社会基盤を構築するためのシステムLSI設計手法の研究
    2006年 - 2006年
  • ユビキタス情報端末向け組込みプロセッサにおけるエネルギー利用効率改善に関する研究
    2004年 - 2006年
  • 履歴に基き再構成するマイクロプロセッサの研究
    科学技術振興機構
    2001年 - 2005年
  • SoC&SiPのためのハイパーネットワーキング技術に関する研究
    2003年 - 2004年
  • 局所的にはクロックに同期し大域的にはクロックを用いないプロセッサに関する研究
    2003年 - 2004年
  • ユビキタス携帯情報端末応用における組み込みマイクロプロセッサに関する研究
    財団法人北田奨学会記念財団, 研究開発助成金
    2003年 - 2003年
  • 高命令レベル並列処理技術を用いるマイクロプロセッサの実現方式に関する研究
    2001年 - 2003年
  • マイクロプロセッサにおける故障耐性に関する研究
    財団法人大川情報通信基金, 研究助成
    2001年 - 2001年
  • 高性能プロセッサアーキテクチャの低消費電力技術への応用に関する研究
    株式会社半導体理工学研究センター
    2001年 - 2001年
  • マイクロプロセッサにおける高命令レベル並列処理のための投機実行方式に関する研究
    2000年 - 2001年
  • プログラムの動的最適化に基づくプロセッサ高性能化に関する研究
    財団法人福岡県産業・科学技術振興財団, テーマ探索・シーズ発掘事業研究助成
    2000年 - 2000年
■ 産業財産権
  • 特許4062095, キャッシュメモリ
    佐藤 寿倫
  • 特許3893463, キャッシュメモリ、及びキャッシュメモリの電力削減方法
    佐藤 寿倫
  • 特許公開2004-334296, 特許出願2003-125394, 電力制御装置
    佐藤 寿倫
  • USP 6,643,767, Instruction scheduling system of a processor
  • 特許3435267, マイクロプロセッサ及びそのロードアドレス予想方法
    佐藤 寿倫
  • USP 6,516,409, Processor provided with a data value prediction circuit and a branch prediction circuit
  • USP 6,415,380, Speculative execution of a load instruction by associating the load instruction with a previously executed store instruction
  • 特許公開2001-209535, 特許出願2000-18291, プロセッサの命令スケジューリング装置
    佐藤 寿倫
  • USP 6,119,220, Method of and apparatus for supplying multiple instruction strings whose addresses are discontinued by branch instructions
  • 特許公開2000-132390, プロセッサ及び分岐予測器
  • 特許公開平11-259295, プロセッサの命令スケジューリング装置
  • 特許公開平11-212788, プロセッサのデータ供給装置
  • USP 5,903,768, Pipelined Microprocessor and load address prediction method therefor
  • 特許公開平10-214188, プロセッサの命令供給方法及び装置
  • USP 5,754,435, Method and apparatus for calculating power consumption of integrated circuit
  • 特許公開平9-44362, コンパイラ
  • 特許公開平8-44788, 集積回路の消費電力算出方法及びその装置
  • 特許公開平7-191947, 並列計算機
  • 特許公開平6-243116, 並列計算機のプロセッサ間通信制御装置
  • 特許公開平6-68053, 並列計算機